Verilog 코딩시 유의점

Etc 2011.07.11 19:06

1. Testbench 작성시를 제외하고는 initial 문 사용하지 말것.

- 실제 회로 합성시 동작하지 않음.


2. Combinational Circuit 구현시에는 Blocking assignment, Sequential Circuit 구현시에는 non-blocking assignment 사용

- 이렇게 하지 않으면 나중에 FPGA 합성시 문제가 생길 수 있음


3. always @(*), always @(posedge clk) 구분

- 전자는 Combinational Circuit, 후자는 Sequential Circuit 을 모델링.


4. 같은 값을 여러 모듈에서 Drive 하지 말 것.

충돌 일어남.


5. Waveform window 에서, Binary 값 Hex, Decimal로 변환하는 방법

Waveform window에서 값 우클릭 -> Radix -> 원하는 표기로 변경

아오 이거 몰라서 지금까지 0, 1만으로 눈알빠지게 비교한거 생각하면 토나오네 ㅠㅠ
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Posted by 나일레


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